Introducció a les especificacions de PCIe 5.0

• Introducció a les especificacions de PCIe 5.0

L'especificació PCIe 4.0 es va completar el 2017, però no va ser compatible amb les plataformes de consum fins a la sèrie Rydragon 3000 de 7 nm d'AMD, i anteriorment només productes com la supercomputació, l'emmagatzematge d'alta velocitat de classe empresarial i els dispositius de xarxa utilitzaven la tecnologia PCIe 4.0. Tot i que la tecnologia PCIe 4.0 encara no s'ha aplicat a gran escala, l'organització PCI-SIG fa temps que desenvolupa un PCIe 5.0 més ràpid, la velocitat del senyal s'ha duplicat dels 16 GT/s actuals als 32 GT/s, l'ample de banda pot arribar als 128 GB/s i s'ha completat l'especificació de la versió 0.9/1.0. S'ha enviat la versió v0.7 del text de l'estàndard PCIe 6.0 als membres i el desenvolupament de l'estàndard va en camí. La velocitat de pins de PCIe 6.0 s'ha augmentat a 64 GT/s, que és 8 vegades la de PCIe 3.0, i l'ample de banda en canals x16 pot ser superior a 256 GB/s. En altres paraules, la velocitat actual de PCIe 3.0 x8 només requereix un canal PCIe 6.0 per aconseguir-la. Pel que fa a la versió 0.7, PCIe 6.0 ha aconseguit la majoria de les característiques anunciades originalment, però el consum d'energia encara ha millorat.d, i l'estàndard ha introduït recentment l'engranatge de configuració d'alimentació L0p. Per descomptat, després de l'anunci del 2021, PCIe 6.0 podria estar disponible comercialment el 2023 o el 2024 com a mínim. Per exemple, PCIe 5.0 es va aprovar el 2019, i només ara hi ha casos d'aplicació.

En comparació amb les especificacions estàndard anteriors, les especificacions PCIe 4.0 van arribar relativament tard. Les especificacions PCIe 3.0 es van introduir el 2010, 7 anys després de la introducció de PCIe 4.0, per la qual cosa la vida útil de les especificacions PCIe 4.0 pot ser curta. En particular, alguns proveïdors han començat a dissenyar dispositius de capa física PHY PCIe 5.0.

L'organització PCI-SIG espera que els dos estàndards coexisteixin durant un temps, i PCIe 5.0 s'utilitza principalment per a dispositius d'alt rendiment amb requisits de rendiment més elevats, com ara GPU per a IA, dispositius de xarxa, etc., cosa que significa que és més probable que PCIe 5.0 aparegui en entorns de centres de dades, xarxes i HPC. Els dispositius amb menys requisits d'ample de banda, com ara els ordinadors de sobretaula, poden utilitzar PCIe 4.0.

Per a PCIe 5.0, la velocitat del senyal s'ha augmentat dels 16 GT/s de PCIe 4.0 a 32 GT/s, encara utilitzant la codificació 128/130, i l'amplada de banda x16 s'ha augmentat de 64 GB/s a 128 GB/s.

A més de duplicar l'amplada de banda, PCIe 5.0 aporta altres canvis, com ara el disseny elèctric per millorar la integritat del senyal, la compatibilitat amb versions anteriors de PCIe i molt més. A més, PCIe 5.0 s'ha dissenyat amb nous estàndards que redueixen la latència i l'atenuació del senyal a llargues distàncies.

L'organització PCI-SIG espera completar la versió 1.0 de l'especificació durant el primer trimestre d'aquest any, però poden desenvolupar estàndards, però no poden controlar quan el dispositiu terminal s'introdueixi al mercat, i s'espera que els primers dispositius PCIe 5.0 debutin aquest any i que apareguin més productes el 2020. Tanmateix, la necessitat de velocitats més altes va impulsar l'organisme d'estàndards a definir la propera generació de PCI Express. L'objectiu de PCIe 5.0 és augmentar la velocitat de l'estàndard en el menor temps possible. Per tant, PCIe 5.0 està dissenyat simplement per augmentar la velocitat a l'estàndard PCIe 4.0 sense cap altra característica nova significativa.

Per exemple, PCIe 5.0 no admet senyals PAM 4 i només inclou les noves funcions necessàries per permetre que l'estàndard PCIe admeti 32 GT/s en el menor temps possible.

Reptes de maquinari

El principal repte a l'hora de preparar un producte compatible amb PCI Express 5.0 estarà relacionat amb la longitud del canal. Com més ràpida sigui la velocitat del senyal, més alta serà la freqüència portadora del senyal transmès a través de la placa de circuit imprès. Dos tipus de danys físics limiten l'abast en què els enginyers poden propagar els senyals PCIe:

· 1. Atenuació del canal

· 2. Reflexions que es produeixen al canal a causa de discontinuitats d'impedància en pins, connectors, forats passants i altres estructures.

L'especificació PCIe 5.0 utilitza canals amb una atenuació de -36 dB a 16 GHz. La freqüència de 16 GHz representa la freqüència de Nyquist per a senyals digitals de 32 GT/s. Per exemple, quan s'inicia el senyal PCIe5.0, pot tenir un voltatge pic a pic típic de 800 mV. Tanmateix, després de passar pel canal de -36 dB recomanat, es perd qualsevol semblança amb un ull obert. Només aplicant l'equalització basada en el transmissor (desaccentuació) i l'equalització del receptor (una combinació de CTLE i DFE) el senyal PCIe5.0 pot passar pel canal del sistema i ser interpretat amb precisió pel receptor. L'alçada mínima esperada de l'ull d'un senyal PCIe 5.0 és de 10 mV (després de l'equalització). Fins i tot amb un transmissor de baixa fluctuació gairebé perfecte, una atenuació significativa del canal redueix l'amplitud del senyal fins al punt que qualsevol altre tipus de dany al senyal causat per reflexió i diafonia es pot tancar per restaurar l'ull.